數字集成電路電路系統與設計是一本國外的電子與通信教材系列，此版本是第二版，內涵數字集成電路:電路、系統與設計(第二版) 中文版和原版英文pdf，適合電路學習的下載閱讀。

數字集成電路電路系統與設計第二版pdf簡介

《數字集成電路:電路、系統與設計(第二版) 》，電子工業出版社出版，外文書名: Digital Integrated Circuits:A Design Perspective,Second Edition，作者：簡·M.拉貝艾 (Jan M.Rahaey) (作者), Anantha Chandrakasan (作者), Borivoje Nikolic (作者), 周潤德 (譯者), 等 (譯者)。本書由美國加州大學伯克利分校Jan M. Rabaey教授等人所著。全書共12章，分為三部分： 基本單元、電路設計和系統設計。本書在對MOS器件和連線的特性做了簡要的介紹之后，深入分析了數字設計的核心——反相器，并逐步將這些知識延伸到組合邏輯電路、時序邏輯電路、控制器、運算電路以及存儲器這些復雜數字電路與系統的設計中。為了反映數字集成電路設計進入深亞微米領域后正在發生的深刻變化，本書以CMOS工藝的實際電路為例，討論了深亞微米器件效應、電路最優化、互連線建模和優化、信號完整性、時序分析、時鐘分配、高性能和低功耗設計、設計驗證、芯片測試和可測性設計等主題，著重探討了深亞微米數字集成電路設計所面臨的挑戰和啟示。

圖書目錄

第一部分基本單元
第1章引論
1.1歷史回顧
1.2數字集成電路設計中的問題
1.3數字設計的質量評價
1.3.1集成電路的成本
1.3.2功能性和穩定性
1.3.3性能
1.3.4功耗和能耗
1.4小結
1.5進一步探討
期刊和會議論文集
參考書目
參考文獻
習題
第2章制造工藝
2.1引言
2.2CMOS集成電路的制造
2.2.1硅圓片
2.2.3一些重復進行的工藝步驟
2.2.4簡化的CMOS工藝流程
2.3設計規則——設計者和工藝工程師之間的橋梁
2.4集成電路封裝
2.4.1封裝材料
2.4.2互連層
2.4.3封裝中的熱學問題
2.5綜述：工藝技術的發展趨勢
2.5.1近期進展
2.5.2遠期展望
2.6小結
2.7進一步探討
參考文獻
設計方法插入說明A——IC版圖
參考文獻
第3章器件
3.1引言
3.2二極管
3.2.1二極管簡介——耗盡區
3.2.2靜態特性
3.2.3動態或瞬態特性
3.2.4實際的二極管——二次效應
3.2.5二極管SPICE模型
3.3MOS（FET）晶體管
3.3.1MOS晶體管簡介
3.3.2靜態情況下的MOS晶體管
3.3.3實際的MOS晶體管——一些二階效應
3.3.4MOS管的SPICE模型
3.4關于工藝偏差
3.5綜述：工藝尺寸縮小
3.6小結
3.7進一步探討
參考文獻
習題
設計方法插入說明B——電路模擬
進一步探討
參考文獻
第4章導線
4.1引言
4.2簡介
4.3互連參數——電容、電阻和電感
4.3.1電容
4.3.2電阻
4.3.3電感
4.4導線模型
4.4.1理想導線
4.4.2集總模型（LumpedModel）
4.4.3集總RC模型
4.4.4分布rc線
4.4.5傳輸線
4.5導線的SPICE模型
4.5.1分布rc線的SPICE模型
4.5.2傳輸線的SPICE模型
4.5.3綜述：展望未來
4.6小結
4.7進一步探討
參考文獻
第二部分電路設計
第5章CMOS反相器
5.1引言
5.2靜態CMOS反相器——直觀綜述
5.3CMOS反相器穩定性的評估——靜態特性
5.3.1開關閾值
5.3.2噪聲容限
5.3.3再談穩定性
5.4CMOS反相器的性能：動態特性
5.4.1計算電容值
5.4.2傳播延時：一階分析
5.4.3從設計角度考慮傳播延時
5.5功耗、能量和能量延時
5.5.1動態功耗
5.5.2靜態功耗
5.5.3綜合考慮
5.5.4利用SPICE分析功耗
5.6綜述：工藝尺寸縮小及其對反相器衡量指標的影響
5.7小結
5.8進一步探討
參考文獻
習題
第6章CMOS組合邏輯門的設計
6.1引言
6.2靜態CMOS設計
6.2.1互補CMOS
6.2.2有比邏輯
6.2.3傳輸管邏輯
6.3動態CMOS設計
6.3.1動態邏輯：基本原理
6.3.2動態邏輯的速度和功耗
6.3.3動態設計中的信號完整性問題
6.3.4串聯動態門
6.4設計綜述
6.4.1如何選擇邏輯類型
6.4.2低電源電壓的邏輯設計
6.5小結
6.6進一步探討
參考文獻
習題
設計方法插入說明C——如何模擬復雜的邏輯電路
參考文獻
設計方法插入說明D——復合門的版圖技術
進一步探討
第7章時序邏輯電路設計
7.1引言
7.1.1時序電路的時間參數
7.1.2存儲單元的分類
7.2靜態鎖存器和寄存器
7.2.1雙穩態原理
7.2.2多路開關型鎖存器
7.2.3主從邊沿觸發寄存器
7.2.4低電壓靜態鎖存器
7.2.5靜態SR觸發器——用強信號直接寫數據
7.3動態鎖存器和寄存器
7.3.1動態傳輸門邊沿觸發寄存器
7.3.2C2MOS——一種對時鐘偏差不敏感的方法
7.3.3真單相鐘控寄存器（TSPCR）
7.4其他寄存器類型
7.4.1脈沖寄存器
7.4.2靈敏放大器型寄存器
7.5流水線：優化時序電路的一種方法
7.5.1鎖存型流水線與寄存型流水線
7.5.2NORACMOS——流水線結構的一種邏輯形式
7.6非雙穩時序電路
7.6.1施密特觸發器
7.6.2單穩時序電路
7.6.3不穩電路
7.7綜述：時鐘策略的選擇
7.8小結
7.9進一步探討
參考文獻
第三部分系統設計
第8章數字集成電路的實現策略
8.1引言
8.2從定制到半定制以及結構化陣列的設計方法
8.3定制電路設計
8.4以單元為基礎的設計方法
8.4.1標準單元
8.4.2編譯單元
8.4.3宏單元、巨單元和專利模塊
8.4.4半定制設計流程
8.5以陣列為基礎的實現方法
8.5.1預擴散（或掩模編程）陣列
8.5.2預布線陣列
8.6綜述：未來的實現平臺
8.7小結
8.8進一步探討
參考文獻
習題
設計方法插入說明E——邏輯單元和時序單元的特性描述
參考文獻
設計方法插入說明F——設計綜合
進一步探討
參考文獻
第9章互連問題
9.1引言
9.2電容寄生效應
9.2.1電容和可靠性——串擾
9.2.2電容和CMOS電路性能
9.3電阻寄生效應
9.3.1電阻與可靠性——歐姆電壓降
9.3.2電遷移
9.3.3電阻和性能——RC延時
9.4電感寄生效應
9.4.1電感和可靠性——Ldidt電壓降
9.4.2電感和性能——傳輸線效應
9.5高級互連技術
9.5.1降擺幅電路
9.5.2電流型傳輸技術
9.6綜述：片上網絡
9.7小結
9.8進一步探討
參考文獻
習題
第10章數字電路中的時序問題
10.1引言
10.2數字系統的時序分類
10.2.1同步互連
10.2.2中等同步互連
10.2.3近似同步互連
10.2.4異步互連
10.3同步設計——一個深入的考察
10.3.1同步時序原理
10.3.2偏差和抖動的來源
10.3.3時鐘分布技術
10.3.4鎖存式時鐘控制
10.4自定時電路設計
10.4.1自定時邏輯——一種異步技術
10.4.2完成信號的產生
10.4.3自定時的信號發送
10.4.4自定時邏輯的實例
10.5同步器和判斷器
10.5.1同步器——概念與實現
10.5.2判斷器
10.6采用鎖相環進行時鐘綜合和同步
10.6.1基本概念
10.6.2PLL的組成功能塊
10.7綜述：未來方向和展望
10.7.1采用延時鎖定環（DLL）分布時鐘
10.7.2光時鐘分布
10.7.3同步與非同步設計
10.8小結
10.9進一步探討
參考文獻
習題
設計方法插入說明G——設計驗證
參考文獻
第11章設計運算功能塊
11.1引言
11.2數字處理器結構中的數據通路
11.3加法器
11.3.1二進制加法器：定義
11.3.2全加器：電路設計考慮
11.3.3二進制加法器：邏輯設計考慮
11.4乘法器
11.4.1乘法器：定義
11.4.2部分積的產生
11.4.3部分積的累加
11.4.4最終相加
11.4.5乘法器小結
11.5移位器
11.5.1桶形移位器
11.5.2對數移位器
11.6其他運算器
11.7數據通路結構中對功耗和速度的綜合考慮
11.7.1在設計時間可采用的降低功耗技術
11.7.2運行時間的功耗管理
11.7.3降低待機（或休眠）模式中的功耗
11.8綜述：設計中的綜合考慮
11.9小結
11.10進一步探討
參考文獻
習題
第12章存儲器和陣列結構設計
12.1引言
12.1.1存儲器分類
12.1.2存儲器總體結構和單元模塊
12.2存儲器內核
12.2.1只讀存儲器
12.2.2非易失性讀寫存儲器
12.2.3讀寫存儲器（RAM）
12.2.4按內容尋址或相聯存儲器（CAM）
12.3存儲器外圍電路
12.3.1地址譯碼器
12.3.2靈敏放大器
12.3.3參考電壓
12.3.4驅動器／緩沖器
12.3.5時序和控制
12.4存儲器的可靠性及成品率
12.4.1信噪比
12.4.2存儲器成品率
12.5存儲器中的功耗
12.5.1存儲器中功耗的來源
12.5.2存儲器的分割
12.5.3降低工作功耗
12.5.4降低數據維持功耗
12.5.5小結
12.6存儲器設計的實例研究
12.6.1可編程邏輯陣列
12.6.24MbSRAM
12.6.31GbNANDFlash存儲器
12.7綜述：半導體存儲器的發展趨勢與進展
12.8小結
12.9進一步探討
參考文獻